FPGA

想做一个数字钟,但是给了这样的电路,输出很奇怪.

2019-07-15 23:10发布

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3条回答
houxiaoxiao
1楼-- · 2019-07-16 03:51
你这程序看着一点都不舒服，在测试文件中出现initial，.v文件中最好不要出现初始化，你可以在always块中初始化，定义一个复位信号，复位的时候初始化。 最佳答案
aa511950071
2楼-- · 2019-07-16 03:53
 精彩回答 2  元偷偷看……
aa511950071
3楼-- · 2019-07-16 08:39
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