FPGA

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2019-07-15 23:11发布

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本帖最后由 yogaqingyun 于 2015-12-29 14:28 编辑

我想实现clk与clr同为上升沿时触发，让q=d，该怎么写呢？写出来只有clr在此时刻为高才可以，怎么办呢？
module dd8(Q, CLK, CLR, d);
output reg [7:0] Q;
input CLK, CLR;
input   [7:0] d;


always @（ )
begin
               
end
endmodule
希望在clk第一个上升沿来时，将输出q=d，如图file:///C:UserslenovoAppDataRoamingTencentUsers460815134QQWinTempRichOle8C7@7)C2@V6W}}J8(I6$AFM.png
8C7@7)C2@V6W}}J8(I6$AFM.png
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9条回答
houxiaoxiao
1楼-- · 2019-07-16 01:24
always@（posedge clk & posedge clr）
或者你定义一个clk1<=clk & clr,然后always@（posedge clk1)
q<=d; 最佳答案
王久强
2楼-- · 2019-07-16 06:21
 精彩回答 2  元偷偷看……
yogaqingyun
3楼-- · 2019-07-16 07:56
王久强 发表于 2015-12-29 14:02
这是什么语言，看不懂啊！有点像C

Verilog啊，你不弄fpga啊
FPGA_wuhan
4楼-- · 2019-07-16 10:56
always @（posedge CLK )
if （RST）
  begin
    Q<=d;           
  end
endmodule
yogaqingyun
5楼-- · 2019-07-16 15:39
FPGA_wuhan 发表于 2015-12-29 14:13
always @（posedge CLK )
if （RST）
  begin

不行啊，clr没了呢，你的RST是clr吗
FPGA_wuhan
6楼-- · 2019-07-16 19:09
yogaqingyun 发表于 2015-12-29 14:24
不行啊，clr没了呢，你的RST是clr吗

是，刚才写错了
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