FPGA

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2019-07-15 23:11发布

站内问答 / FPGA
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本帖最后由 yogaqingyun 于 2015-12-29 14:28 编辑

我想实现clk与clr同为上升沿时触发，让q=d，该怎么写呢？写出来只有clr在此时刻为高才可以，怎么办呢？
module dd8(Q, CLK, CLR, d);
output reg [7:0] Q;
input CLK, CLR;
input   [7:0] d;


always @（ )
begin
               
end
endmodule
希望在clk第一个上升沿来时，将输出q=d，如图file:///C:UserslenovoAppDataRoamingTencentUsers460815134QQWinTempRichOle8C7@7)C2@V6W}}J8(I6$AFM.png
8C7@7)C2@V6W}}J8(I6$AFM.png
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9条回答
yogaqingyun
1楼-- · 2019-07-17 00:06
 精彩回答 2  元偷偷看……
yogaqingyun
2楼-- · 2019-07-17 05:16
houxiaoxiao 发表于 2015-12-29 15:17
always@（posedge clk & posedge clr）
或者你定义一个clk1

ok  用第二种方法还是可以的呢！ 赞一个！
W8VV]~4C`GX~]9VLVVU@}%M.png
yogaqingyun
3楼-- · 2019-07-17 06:14
附加程序
module dd8(Q, CLK, CLR, d);
output reg [7:0] Q;
input CLK, CLR;
input   [7:0] d;
wire CLK1;
assign CLK1=CLK&CLR;
always @( posedge  CLK1 or negedge CLR  )
begin
         if (CLR)
           
         Q<=d;
         else
         Q<=8'O0;
end
endmodule
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