quartus 2 64 13.0仿真出错 - 平头弟

quartus 2 64 13.0仿真出错

2019-07-15 23:11发布

站内问答 / FPGA

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本帖最后由 1069182055 于 2015-12-22 16:57 编辑

# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./counter_run_msim_rtl_verilog.do PAUSED at line 12程序是没有问题的，每次安装了只能仿真一次，以后每次都报这个错。。。
图片如下：

QQ图片20151222165607.jpg

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7条回答

1楼-- · 2019-07-16 03:14

同问

2楼-- · 2019-07-16 04:01

不要do文件，一步步走试试

3楼-- · 2019-07-16 09:26

顶。。。。。。。。。。。。。

4楼-- · 2019-07-16 11:24

顶。。。。。。。。。。。。。。。。。。。

5楼-- · 2019-07-16 13:51

精彩回答 2 元偷偷看……

潘一枚要奋发向上

6楼-- · 2019-07-16 15:02

请问解决了吗

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