quartus 2 64 13.0仿真出错 - 平头弟

quartus 2 64 13.0仿真出错

2019-07-15 23:11发布

站内问答 / FPGA

3783 7

本帖最后由 1069182055 于 2015-12-22 16:57 编辑

# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./counter_run_msim_rtl_verilog.do PAUSED at line 12程序是没有问题的，每次安装了只能仿真一次，以后每次都报这个错。。。
图片如下：

QQ图片20151222165607.jpg

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。

该问题目前已经被作者或者管理员关闭, 无法添加新回复

7条回答

1楼-- · 2019-07-16 03:14

同问

2楼-- · 2019-07-16 04:01

不要do文件，一步步走试试

3楼-- · 2019-07-16 09:26

顶。。。。。。。。。。。。。

4楼-- · 2019-07-16 11:24

顶。。。。。。。。。。。。。。。。。。。

5楼-- · 2019-07-16 13:51

精彩回答 2 元偷偷看……

潘一枚要奋发向上

6楼-- · 2019-07-16 15:02

请问解决了吗

一周热门更多>

相关问题

相关文章