FPGA

quartus 2 64 13.0仿真出错

2019-07-15 23:11发布

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本帖最后由 1069182055 于 2015-12-22 16:57 编辑

# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./counter_run_msim_rtl_verilog.do PAUSED at line 12程序是没有问题的，每次安装了只能仿真一次，以后每次都报这个错。。。
图片如下：



QQ图片20151222165607.jpg
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7条回答
zbl1118
1楼-- · 2019-07-16 19:15
重新创建一次tb文件，在导入一次就可以了，我出现过好几次了，可能是因为改变了工程文件，重新编译后，tb文件对应不上来就会报这个错。
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