FPGA纯小白求问一个基础问题

2019-07-15 23:20发布

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我在Quartus ii13.0里面用verilog HDL写了几行代码，然后开TestBench给了激励，但是最后用modelsim仿真的时候却在work里面找不到ywd2_vlg_tst文件，，自然也就看不到波形

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5条回答

1楼-- · 2019-07-16 00:32

仿真前要先设置Testbench文件

2楼-- · 2019-07-16 05:54

你可将源文件和写的激励一起添加到仿真中的work里？

3楼-- · 2019-07-16 11:29

精彩回答 2 元偷偷看……

4楼-- · 2019-07-16 15:20

Ricardwu 发表于 2015-11-01 21:52
你可将源文件和写的激励一起添加到仿真中的work里？

5楼-- · 2019-07-16 19:23

测试文件是自己写的，还是系统创建的？