FPGA

Synplify Pro综合时遇到的问题？

2019-07-15 23:23发布

站内问答 / FPGA
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之前在ISE上综合过，没报错，综合成功，当我用Synplify Pro重新建立工程，添加相同的.v文件，综合时，居然报错了。不知为什么，求知道的解答一下吧！报的错误如下图：
[p=30,2,left] 捕获.PNG





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2条回答
iizhangjie
1楼-- · 2019-07-16 04:09
找不到这个模块，是不是这个模块是xilinx带的，
yangzhiyuan0928
2楼-- · 2019-07-16 06:46
是的，后来自己写了这么module，就解决问题了

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