FPGA

Verilog编译不通过

2019-07-15 23:29发布

站内问答 / FPGA
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Verilog第9行编译不通过，求大神指点帮忙。解释一下是为什么。
QQ截图20150921171722.png

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1条回答
hawke
1楼-- · 2019-07-16 03:43
这是VHDL
第9行 := 是一个符号，中间不能有空格。

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