FPGA

测试文件不对

2019-07-15 23:33发布

站内问答 / FPGA
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本帖最后由 elecfans跑堂 于 2015-9-7 09:33 编辑

测试文件如下：
`timescale 1 us/ 1ns

module mix_module_vlg_tst();

reg CLK;

reg RSTn;                                          

wire Flash_LED;

wire [2:0]  Run_LED;

mix_module i1
(
.CLK(CLK),

.Flash_LED(Flash_LED),

.RSTn(RSTn),

.Run_LED(Run_LED)
);

initial         

begin      

CLK=0;
RSTn=0;
#5000 RSTn=1;         

end     

begin  

#50  CLK=~CLK;

end     

endmodule源程序拷贝到黑金的板子上是对的，可是跟modelsim联调的时候，出来的Flash_LED和Run_LED是红 {MOD}的？？为什么
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6条回答
花涛
1楼-- · 2019-07-16 00:19
#50  CLK=~CLK; 前面加always试试 最佳答案
agdhun
2楼-- · 2019-07-16 05:33
testbench写的问题比较多，第一时钟不能生成，导致其他变量无法变化
liu1004010308
3楼-- · 2019-07-16 08:03
agdhun 发表于 2015-9-7 13:52
testbench写的问题比较多，第一时钟不能生成，导致其他变量无法变化

时钟是可以生成的，复位信号也是有的，求解？
agdhun
4楼-- · 2019-07-16 12:38
 精彩回答 2  元偷偷看……
agdhun
5楼-- · 2019-07-16 18:35
看错了，
begin  

#50  CLK=~CLK;

end     
这语句就从未执行过
奋斗的包子
6楼-- · 2019-07-16 21:13
你的代码除了执行复位，什么都没做

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