不能计数能复位，复位后计数值直接就变成20h不计数 - 平头弟

不能计数能复位，复位后计数值直接就变成20h不计数

2019-07-15 23:34发布

站内问答 / FPGA

11631 5

module Verilog1(clk,rst,en,dout);
input clk,en,rst;
output [31:0] dout;
reg [31:0] Q1;
assign dout=Q1;
always @(posedge clk or negedge rst)
begin
if(!rst)
Q1<=0;
else if(en)
begin
   if(Q1==32`h0ffffffff)Q1<=32`h00000000;
   else Q1<=Q1+1;end
else Q1<=Q1;

end
endmodule

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5条回答

1楼-- · 2019-07-16 05:26

问题不明确，清吧问题详细的说出，好让大家能知道你在问什么

2楼-- · 2019-07-16 10:37

是不是这个判断语句问题？ if(Q1==32`h0ffffffff)，好像多个0

yangzhiyuan0928

3楼-- · 2019-07-16 14:18

把 else Q1 <= Q1;这句去掉就可以了

4楼-- · 2019-07-16 20:09

把else语句去掉就OK了

5楼-- · 2019-07-16 23:13

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