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异步FIFO指针同步产生的问题

2019-07-15 23:34发布

站内问答 / FPGA
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如图所示的异步FIFO，个人觉得在读写时钟同步时会产生两个时钟周期的延时，如果读写时钟频率相差不大，某一时刻读写指针相等，当写指针同步到读模块时会产生延时，实际同步到读模块的写指针是两个时钟周期之前的，这样就不会产生空满信号，要两个周期之后才能产生空满信号，结果是写溢出或读空
异步FIFO结构 异步FIFO结构
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1条回答
塞北大漠
1楼-- · 2019-07-16 01:22
是的是的是的是的是的是的是的是的是的是的是的是的是的是的是的是的是的是的是的

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