Verilog仿真时出现如下报错是什么原因

2019-07-15 23:36发布

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用modelsim仿真时出现很多报错（部分报错如图），但是感觉他提示的“：”“else”“end”等处都没有问题啊，老看到一个词only in systemVerilog，我觉得可能与这个有关系，有没有人遇到过，怎么解决啊，跪求

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4条回答

1楼-- · 2019-07-16 03:47

以后可以互相交流，我最近也在学FPGA 最佳答案

2楼-- · 2019-07-16 04:27

是不是用了系统函数，如$，在modelsim里面系统函数是无法综合的

3楼-- · 2019-07-16 07:05

1984619809 发表于 2015-8-26 19:30
是不是用了系统函数，如$，在modelsim里面系统函数是无法综合的

哎，打扰大家了，不小心漏了一个end，代码太长没检查出来，刚开始写习惯不太好

4楼-- · 2019-07-16 10:55

精彩回答 2 元偷偷看……