2019-07-15 23:36发布
2013crazy 发表于 2015-8-27 16:17 估计是第10行要改为.vt文件里面的architicture(vhdl)的名字
runileking 发表于 2015-8-27 18:15 没有.vt文件啊，能不能具体一点，我看看你写的怎么加进去其他信号波形的可好
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没有.vt文件啊，能不能具体一点，我看看你写的怎么加进去其他信号波形的可好
好了，我知道了，拉进去再run直接就可以显示了，刚开始弄真捉急啊，很简单个东西弄的，哎
我还没学verilog,我是用vhdl的
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