FPGA

modelsim仿真出错“Error loading design”

2019-07-15 23:40发布

站内问答 / FPGA
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最近不知为何，我的modelsim_ase在仿真时经常出现“Error loading design”的错误提示，但是代码编译是成功的。而且，每次重装之后就不会报错了。求教，这是怎么回事，如何解决。
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2条回答
刀马旦
1楼-- · 2019-07-16 05:25
出现这种情况，大多是因为仿真时载入错误的文件或模块所致。
建议LZ可以检查一下下面的内容：
一、INCLUDE预编译命令中所包含的文件是否正确，是否符合要求；
二、测试文件中的实例引用语句中，所引用的模块是否正确。
最佳答案
小工兵
2楼-- · 2019-07-16 06:53
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