你建立的模块和实例化的模块在端口上不一致，有个检测哪个端口不一致的方法是：首先如果有多个实例化，把其他实例化全注释掉，只留一个实例化，看还有没有这个问题，找出是哪个实例化出现了问题；然后把实例化端口只保留一个、两个、···，判断是哪个端口出现了问题；最后就是看为什么这个端口有问题了：可能是实例规则写错了，比如.en(en_t)，en是你实例化模块的端口，en_t是你顶层模块端口；也有可能实例化模块端口和顶层模块端口的数据类型定义错了

刀马旦 发表于 2015-7-14 13:40
你建立的模块和实例化的模块在端口上不一致，有个检测哪个端口不一致的方法是：首先如果有多个实例化，把其他实例化全注释掉，只留一个实例化，看还有没有这个问题，找出是哪个实例化出现了问题；然后把实例化端口只保留一个、两个、···，判断是哪个端口出现了问题；最后就是看为什么这个端口有问题了：可能是实例规则写 ...

我的测试代码是这样编的，很简单，不会有错，我觉得是软件上连接上的错误。因为以前一直好使，现在不管什么仿真代码，都是报同一个错误。

1. module modelsim(
   
2.     input clk,
   
3.     input rstn,
   
4.     input [7:0] a,
   
5.     output reg [7:0] b
   
6.     );
   
7. 
   
8. always@(posedge clk or negedge rstn)
   
9.         if(!rstn) begin
   
10.                 b<=8'h00;
    
11.         end
    
12.         else begin
    
13.                 b<=a;
    
14.         end
    
15. endmodule
    
16. 
    
17. 
    
18. module modelsim_tst;
    
19. 
    
20.         // Inputs
    
21.         reg clk;
    
22.         reg rstn;
    
23.         reg [7:0] a;
    
24. 
    
25.         // Outputs
    
26.         wire [7:0] b;
    
27.         // Instantiate the Unit Under Test (UUT)
    
28.         modelsim uut (
    
29.                 .clk(clk),
    
30.                 .rstn(rstn),
    
31.                 .a(a),
    
32.                 .b(b)
    
33.         );
    
34. 
    
35.         initial begin
    
36.                 clk=0;
    
37.                 forever #5 clk=~clk;
    
38.         end
    
39.    
    
40.         initial begin
    
41.                 rstn=0;
    
42.                 #100 rstn=1;
    
43.         end
    
44.        
    
45.         initial begin
    
46.                 a=8'h01;
    
47.                 #25 a=8'h02;
    
48.                 #25 a=8'h03;
    
49.                 #25 a=8'h04;
    
50.                 #25 a=8'h05;
    
51.                 #25 a=8'h06;
    
52.                 #25 a=8'h07;
    
53.                 #25 a=8'h08;
    
54.                
    
55.         end
    
56. endmodule
    

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