input b;
input clk;
input nclr;
output reg q = 0; //赋初始值0
reg b_reg = 0; //赋初始值0

always @(posedge clk or negedge nclr) begin //异步复位
    if(!nclr) begin
        q <= 1'b0;
        b_reg <= 1'b0;
    end
    else begin
        b_reg <= b ^ !b_reg;
        q <= b_reg;
    end
end

lxg54321 发表于 2015-6-20 00:08
input b;
input clk;
input nclr;

编译了 一下 出现如下的问题

暴躁的小黄瓜 发表于 2015-6-20 14:03
编译了 一下 出现如下的问题

我用ISE编译的没问题，看这个错像是你的第一行有问题。
我看看你模块怎么定义的。
以下是我的模块定义：
module top(b, clk, nclr, q)
//贴上我之前的代码
//
endmodule

lxg54321 发表于 2015-6-20 14:34
我用ISE编译的没问题，看这个错像是你的第一行有问题。
我看看你模块怎么定义的。
以下是我的模块定义：

嗯 这些 我加了 我用的quartusII