module qep(
                                        input in_a,
                                        input in_b,
                                        input clk,
                                        output reg[1:0]P_status,
                                        output reg[1:0]I_status
                                        );                                               
        always @(posedge clk )
                begin

                                        I_status[1:0] <= {in_b,in_a};
                                        P_status <= I_status;
                end
        endmodule