FPGA

新手求助，在quartus上仿真无法将end time设置大于1ms

2019-07-15 23:54发布

站内问答 / FPGA
9929 1 1413
本帖最后由 无人可以安眠 于 2015-5-16 20:38 编辑

我现在想做一个数字跑表，clk_f为50MHZ时钟输入，在模块内部做分频后产生1khz的clk信号，做仿真时想要将end time设置大一点（因为输出包含msec,sec,min,h）,但最大只能到100us，无法进一步延长，请问这是为什么，是不是我的设置出了什么问题？

2015-05-16_191936.png
2015-05-16_201936.png
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
1条回答
宝贝糖果
1楼-- · 2019-07-16 04:42
我想问下那个13版的end time在哪里找？

一周热门 更多>