reg[39:30]和reg[9:0]有没有区别

2019-07-16 00:00发布

Verilog HDL语言中设reg[39:30]和设reg[9:0]有没有区别的?我觉得应该没区别吧。
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3条回答
Ricardwu
1楼-- · 2019-07-16 05:01
肯定不一样啊!这表示的是位宽,39位和9位肯定不一样啊!
yanqi
2楼-- · 2019-07-16 09:21
Ricardwu 发表于 2015-4-10 19:00
肯定不一样啊!这表示的是位宽,39位和9位肯定不一样啊!

就是说reg[39:0]位宽是39,但是我只用了前十位?
达达dada
3楼-- · 2019-07-16 09:49
yanqi 发表于 2015-4-10 20:49
就是说reg[39:0]位宽是39,但是我只用了前十位?


是的   位宽都是10位

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