tica, Arial, sans-serif">小弟最近在调用Aurora 8b/10b IP模块时，在用modelsim功能仿真时，一切正常。 但是直接使用了例化后的example，并将Tx和Rx形成了回路下到FPGA板子上时，channel_up、land_up初始化结束的信号一直是“0”，将user_clk作为采样时钟，显示"waiting for force to be ARMed, slow or stopped clock"，表示没有时钟。自己产生了一个200M的时钟USER_CLK和SYNC_CLK采样，一直为0。一直没找到原因，求助大神啊！
IP模块的设置细节如下：aurora v5.3 lane:1, lane width: 2, line rate: 3.125Gbps, GT CLK: 125Mhz, dataflow mode: duplex, Interface: framing, flow control: none. Rocket IO的GTP DUAL是设置在X0Y0。下板子是直接使用了例化后的example，并将Tx和Rx形成了回路。
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 倪love 的问题《Aurora 8b/10b IP核问题》','https://www.xiaopingtou.net/q-47704.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
一周热门 更多>