FPGA

关于fpga仿真的问题

2019-07-16 00:08发布

站内问答 / FPGA
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tica, Arial, sans-serif">FPGA设计是不是，只要仿真过了，就没问题了；还是说，即使仿真过了，也不一定能保证设计最终的实现的正确性，如果是的话，能举一到两个例子吗？
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2条回答
bottlewater
1楼-- · 2019-07-16 03:42
 精彩回答 2  元偷偷看……
lorlin000
2楼-- · 2019-07-16 06:51
仿真过了，只能代表你设计的模块，功能可能基本实现了，不过也有可能会出现你仿真的激励不够全面，存在潜在的bug.
所以最终的设计产品可能会出现使整个芯片不好用甚至挂掉的问题。
同时，你设计的模块功能实现了，仿真过了，不代表你的综合能过，就是时序可能不满足，这就要看你的设计的模块时钟到底能跑多快，例如：你的综合约束时钟120M，但是你的设计最大只能跑到80M，这样就使的timing太紧，会出现setup不满足或者hold time不满足。

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