verilog语言中怎么实现从0计数到255再计回到0,以此循环呢?

2019-07-16 00:14发布

tica, Arial, sans-serif">verilog语言中怎么实现从0计数到255再计回到0,以此循环呢?
求大神提示啊 拜托拜托!!!

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9条回答
xiaolonghuo
1楼-- · 2019-07-16 02:47
reg  [7:0]   cnt;
always@(posedge  clk)
begin
       if(rst)
            begin
                   cnt<=8'd0;
            end
       else
            begin
                    cnt<=cnt+8'd1;
            end
end
xiekaboy
2楼-- · 2019-07-16 07:20
xiaolonghuo 发表于 2015-1-4 19:59
reg  [7:0]   cnt;
always@(posedge  clk)
begin

你好,我是想先从0以步长1一直加到255,然后再以步长32一直减到0,这要怎么实现呢?谢谢哈!!!
花涛
3楼-- · 2019-07-16 10:05
 精彩回答 2  元偷偷看……
烟火xxx
4楼-- · 2019-07-16 11:18
reg [6:0]cnt;
always@(posedge clk or negedge rst_n)
begin
   if(!rst_n)
        begin
              cnt<=0;  
        end
  else
        begin
              if(cnt<255)
                 begin
                     cnt<=cnt+1;
                end
             else  
                begin
                     cnt<=cnt-32;
                 end
        end
end
烟火xxx
5楼-- · 2019-07-16 11:41

reg [7:0]cnt;
always@(.....)
kenzhuzhu
6楼-- · 2019-07-16 16:36
加一个标志位,0时以1步长加,1时以32步长减。

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