求FPGA CYCLONE IV E系列板上晶振的使用

2019-07-16 00:20发布

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6条回答

1楼-- · 2019-07-16 02:51

这是我买的黑金学生版的图，你参考下吧

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2楼-- · 2019-07-16 07:00

本帖最后由 HARRY007 于 2014-11-24 20:19 编辑

你是自己做硬件还是，板子上晶振已经连接好了不知道怎么配置过去？我的板子晶振接在的PE1引脚上，所以PLL的输入时钟接的PE1

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3楼-- · 2019-07-16 10:29

本帖最后由 lijingchao212 于 2014-11-25 10:06 编辑

我不是自己做硬件。FPGA核心板子上有俩个晶振，X1 50MHZ；X2 40MHZ，想要PLL输入时钟接50MHZ的晶振，PLL输入时钟怎么配置？请问大神的QQ，求交流啊，我的Q 420754760

4楼-- · 2019-07-16 13:40

图上的IN2和OUT引脚怎么配置？IN2想要接外电路的电平信号，比如比较器的输出信号，OUT想要输出到外电路去驱动MOSFET

5楼-- · 2019-07-16 18:43

精彩回答 2 元偷偷看……

6楼-- · 2019-07-16 19:13

同问同问同问同问同问