我来回答第一题：

1. 1位二进制全加器：
   
2. 先做一个底层设计：
   
3. library ieee;
   
4. use ieee.std_logic_1164.all;
   
5. entity or2a is
   
6. port(a,b:in std_logic;
   
7. c:out std_logic):
   
8. end;
   
9. architecture one of or2a is
   
10. begin
    
11. c<=a or b;
    
12. end;
    
13. 然后是顶层设计
    
14. LIBRARY  IEEE;
    
15. USE IEEE.STD_LOGIC_1164.ALL;
    
16. ENTITY f_adder IS
    
17. PORT ( ain,bin,cin :IN STD_LOGIC;
    
18.           cout, sum :OUT STD_LOGIC);
    
19. END ENTITY f_adder;
    
20. ARCHITECTURE fa1 OF f_adder IS
    
21. COMPONENT h_adder
    
22. PORT (a,b:IN STD_LOGIC;
    
23.        co,so :OUT STD_LOGIC);
    
24. END COMPONENT ;
    
25. COMPONENT or2a
    
26.   PORT (a,b: IN STD_LOGIC;
    
27.           c: OUT STD_LOGIC);
    
28. END COMPONENT ;
    
29. SIGNAL d,e,f :STD_LOGIC ;
    
30. BEGIN
    
31.   u1 : h_adder PORT MAP (a=>ain,b=>bin,co=>d,so=>e) ;
    
32.   u2 : h_adder PORT MAP (a=>e,b=>cin,co=>f,so=>sum) ;
    
33.   u3 : or2a    PORT MAP (a=>d,b=>f,c=>cout) ;
    
34. END ARCHITECTURE fa1;
    
35. 注意元件例化，要打包底层设计

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首先是半加器

1. module h(
   
2. input a,b,cin,
   
3. output sum,out);
   
4. assign sum=a^b^cin;
   
5. assign out=a&b+b&cin+a&cin;
   
6. endmodule
   
7. 然后是顶层例化
   
8. module ADD (a,b,cin,sum,out);
   
9. parameter SIZE=4;
   
10. input[SIZE:1] a,b;
    
11. output[SIZE:1]sum;
    
12. input cin;
    
13. output out;
    
14. wire [SIZE:1] temp;
    
15. h
    
16.     add1(.a(a[1]),.b(b[1]),.cin(cin),
    
17.          .sum(sum[1]),.out(temp[1])
    
18.              ),
    
19.          add2(.a(a[2]),.b(b[2]),.cin(temp[1]),
    
20.          .sum(sum[2]),.out(temp[2])
    
21.                         ),
    
22.          add3(.a(a[3]),.b(b[3]),.cin(temp[2]),
    
23.          .sum(sum[3]),.out(temp[3])
    
24.          ),
    
25.          add4(a[4],b[4],temp[3],sum[4],out);               
    
26. endmodule

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有空把选择器补上

全加器顶层文件

1. library ieee;
   
2. use ieee.std_logic_1164.all;
   
3. 
   
4. entity f_adder is
   
5.   port(ain,bin,cin:in std_logic;
   
6.           cout,sum:out std_logic);
   
7. end f_adder;
   
8. 
   
9. architecture fd1 of f_adder is
   
10.   component h_adder
    
11.     port(a,b:in std_logic;
    
12.         c0,s0:out std_logic);
    
13.   end component;
    
14.   component or2a
    
15.     port(a,b:in std_logic;
    
16.            c:out std_logic);
    
17.   end component;
    
18. signal d,e,f:std_logic;
    
19.   begin
    
20.    u1:h_adder port map (a=>ain,b=>bin,c0=>d,s0=>e);
    
21.    u2:h_adder port map (a=>e,b=>cin,c0=>f,s0=>sum);
    
22.    u3:or2a   port map (a=>d,b=>f,c=>cout);
    
23. end fd1;

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半加器文件

1. library ieee;
   
2. use ieee.std_logic_1164.all;
   
3. 
   
4. entity h_adder is
   
5. port(a,b:in std_logic;
   
6.      c0,s0:out std_logic);
   
7. end h_adder;
   
8. 
   
9. architecture fh1 of h_adder is
   
10.   begin
    
11.     s0<=not (a xor (not b));
    
12.     c0<=a and b;
    
13. end fh1;
    
14. 或门
    
15. library ieee;
    
16. use ieee.std_logic_1164.all;
    
17. 
    
18. entity or2a is
    
19.   port(a,b:in std_logic;
    
20.          c:out std_logic);
    
21. end or2a;
    
22. 
    
23. architecture b of or2a is
    
24.   begin
    
25.     c<=a or b;
    
26. end b;

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verilog实现的四选一程序

1. module mux(a,b,c,d,s,o);
   
2. input a,b,c,d;
   
3. input [1:0] s;
   
4. output o;
   
5. reg o;
   
6. always @(a or b or c or d or s)
   
7.   begin
   
8.     case(s)
   
9.       2'b00:o=a;
   
10.       2'b01:o=b;
    
11.       2'b10:o=c;
    
12.       default:o=d;
    
13.     endcase
    
14.   end
    
15. endmodule

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