verilog 不同的module之间信号连不上

2019-07-16 00:24发布

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3条回答

1楼-- · 2019-07-16 00:52

精彩回答 2 元偷偷看……

2楼-- · 2019-07-16 03:56

例化有问题应该，不知道你是出错了链接不上还是编译通过了信号没有链接上，感觉问题描述没有表达清楚，也许我的理解有问题！建议用引脚关联易读，通用性强。

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3楼-- · 2019-07-16 08:19

一楼正解，在使用各个模块时，需要例化，有两种方式，位置关联和引脚关联，如果你实在不会用，那就先把模块生成为符号块，然后在block文件中手动的连接，连接确定好了以后，再反生成需要的.v或者.vhd文件。确定连接好没好可以用RTL视图检查一下。

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