在线等，大神看看我这代码哪里出错了？仿真不通过

2019-07-16 00:27发布

谢谢啦，aa没有输出

module cnt5(aa,clk);

input clk;
output[4:1] aa;

reg[4:0] cqi;
reg[4:1] aa;

always @( posedge clk )
begin
cqi <= cqi+1'b1;
end

always @(cqi)
begin
aa <=cqi[4:1];
end

endmodule

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4条回答

xiaweiquan

1楼-- · 2019-07-16 04:19

module cnt5(aa,clk);

input  clk;
output[4:1] aa;

reg[4:0] cqi;
wire  [4:1] aa;

always @( posedge clk )
begin
  cqi <= cqi+1'b1;
end
assign aa = cqi[4:1];

endmodule          这样你试试。  时序和组合逻辑区别你多看看