FPGA xilinx 程序调试出错 - 平头弟

FPGA xilinx 程序调试出错

2019-07-16 00:40发布

站内问答 / FPGA

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本帖最后由 wzh212 于 2014-6-3 16:34 编辑

tica, Tahoma, Arial, sans-serif">WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
combinatorial pin. This is not good design practice. Use the CE pin to
control the loading of data into the flip-flop.

reg rd_en;
always @(*)
begin
rd_en <= ~csn && ~rdn;
WR_RISING <= ~csn && ~wrn;
end
always @(posedge rd_en)
begin
if(rd_en == 1)
begin
case(addr[2:0])
3'b000:data_reg <= ARM_FPGA_REG0;
3'b001:data_reg <= ARM_FPGA_REG1;
3'b010:data_reg <= ARM_FPGA_REG2;
3'b011:data_reg <= ARM_FPGA_REG3;
3'b100:data_reg <= ARM_FPGA_REG4;
3'b101:data_reg <= ARM_FPGA_REG5;
3'b110:data_reg <= ARM_FPGA_REG6;
3'b111:data_reg <= ARM_FPGA_REG7;
default:;
endcase
end
end

复制代码

程序用到rd_en的地方，麻烦高手指点下，非常感谢！[qq]1146254321[/qq]

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6条回答

1楼-- · 2019-07-16 04:20

精彩回答 2 元偷偷看……

2楼-- · 2019-07-16 06:01

由于有以下一行：
always @(posedge rd_en)
综合工具会认为rd_en是时钟。所以有这个WARNING。假设真实时钟是clk，可以改为：
always @(posedge clk)
这样rd_en就会被综合成寄存器的CE（时钟使能）控制信号。

别人答案，非常感谢！

3楼-- · 2019-07-16 08:55

WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
combinatorial pin. This is not good design practice. Use the CE pin to
control the loading of data into the flip-flop.

警告的内容已经说明了一切了可以看警告372的帮助文件

4楼-- · 2019-07-16 14:08

z00 发表于 2014-6-7 14:14
WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
combinatorial pin. Thi ...

呵呵，警告的内容看懂了，就是不知道怎么去解决,谢谢你的回答！

5楼-- · 2019-07-16 15:45

{:3:}{:3:}{:3:}

6楼-- · 2019-07-16 16:22

精彩回答 2 元偷偷看……

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