在下载时FPGA分频的问题

2019-07-16 00:42发布

各位大哥,大家好! 我想问下我在用VHDL设计CPU时,在时钟周期在200ns时,仿真出来的结果是正确的,例如Reg中数据的变化为0000-1111-3333-3334。但当我想下载到板子上,就把频率分频到1HZ,但此时再次仿真结果均为0000,在板子显示的结果也只是0000。这种情况该怎么办?有可能是什么问题?怎样才能使板子输出正确的结果  开发板的晶振为50MH。  谢谢
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3条回答
hellobingo
1楼-- · 2019-07-16 01:17
 精彩回答 2  元偷偷看……
陌路绝途
2楼-- · 2019-07-16 05:15
分频到1Hz.这个仿真实际很长很长啊 ,多等待看看吧
913688247
3楼-- · 2019-07-16 05:28
由于你频率分频到1HZ,所以时间比较长  你耐心等待一会儿吧   

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