一个verilog语法问题

2019-07-16 00:46发布

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sda_i <= address_byte[num[2:0]]; 这句代码是错的，但我想实现如代码中所示的功能，即address_byte的位宽选择是个变量num[2:0]，怎么实现呢？

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3条回答

1楼-- · 2019-07-16 03:27

对不住各位，这个语法是正确的，是我定义 address_byte位宽没有做对！

2楼-- · 2019-07-16 04:41

精彩回答 2 元偷偷看……

3楼-- · 2019-07-16 05:47

good。。。。。。。。。。。。。。。。。。。。。。。。。。。。