FPGA

关于verilog的一个小问题

2019-07-16 00:52发布

站内问答 / FPGA
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用verilog写了一个产生1Hz信号的module
然后把这个信号接到cpld外围管脚上
用万用表来测管脚的电平信号，无明显变化
请问这是为什么？
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1条回答
零度许
1楼-- · 2019-07-16 02:20
用示波器测波形对不对,万用表测数字信号没有意义吧

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