FPGA

如何设计dcm产生sdram时钟

2019-07-16 01:01发布

站内问答 / FPGA
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大家好，
       请教个问题。
       软件是ISE 13.1 。硬件是spartan 3a 和三星64Msdram。板子的FPGA的两个引脚D8、D9短接了，引出来通过一个电阻连接到sdram的时钟引脚。
       问题是这样的，我在跑100MHz读写sdram的时候，经常出现sdram工作失常的现象。我怀疑是sdram相移引起的。请问该如何调整呢？
      非常感谢！

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2条回答
z00
1楼-- · 2019-07-16 02:16
 精彩回答 2  元偷偷看……
youzizhile
2楼-- · 2019-07-16 07:27
查看sdram的时序要求，通过锁相环建立满足的时序

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