FPGA

FPGA输出管脚电平没有变化

2019-07-16 01:02发布

站内问答 / FPGA
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Cyclone IV 的FPGA，IO引脚作为输出使能信号IO_EN，经4k7电阻上拉只3.3V，初始化状态为3.3V高电平，FPGA程序运行后发送数据，IO_EN保持低电平

问题如下：正常工作一段时间之后IO_EN管脚保持一个固定的电平不变化（如2.8V，0.6V等等很诡异的电平），将此引脚作为其他信号（如方波）的输出，也没有反应，仍然是固定不变的电平，万用表测试此引脚与3V3的电阻为30几欧姆。谁能解释这个现象？？？
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1条回答
黑白灰88
1楼-- · 2019-07-16 06:39
     只能是看看了

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