FPGA

VHDL编程

2019-07-16 01:03发布

站内问答 / FPGA
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在如下两个部分代码中，对于赋值问题，在process内部赋值和在process结束后赋值，有什么区别呢？
  1. end loop;
  2. Q(0)<= Tmp;
  3. end if;
  4. end if;
  5. end process;
  6. seriesout <= Q (12);
  7. end a;
复制代码
  1. end loop;
  2. Q(0)<= Tmp;
  3. end if;
  4. seriesout <= Q (12);
  5. end if;
  6. end process;
  7. end a;

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2条回答
z00
1楼-- · 2019-07-16 05:41
在process内部赋值，信号的赋值不立即生效，等到process语句结束才有效。

如果写在process外边或者没有process…那就是组合逻辑就是立即生效…要是在process里边就是end process之后生效。
youzizhile
2楼-- · 2019-07-16 06:07
最好自己做个时序仿真验证下，最直观，也能加深理解

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