关于FIFO数据写不进去的问题

2019-07-16 01:04发布

最近在使用Altera 的FIFO 核做缓存用，FIFO采用异步双时钟，但是在写数据过程中发现数据写不进去……，弄了好久也不知道怎么回事，我的wrclk，wrreq，data这些管脚的值是从另外一个芯片给进来的，从SignalTap上看边沿都对齐了……希望各位大大帮忙看看有什么解决办法么

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4条回答

1楼-- · 2019-07-16 03:07

用的是内核吗？时序满足要求吗？

2楼-- · 2019-07-16 07:21

精彩回答 2 元偷偷看……

3楼-- · 2019-07-16 10:54

应该是复位的问题，altera高复位有效

4楼-- · 2019-07-16 13:26

wrclk 有上上升沿就会写进去啊。。要不就是时序的问题