verilog程序编写中遇到的困惑

2019-07-16 01:13发布

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看了许多verilog的实例，计数累加中 +1有些不明白，假如我定义reg变量【7：0】count ，那么在aways块中count<=count+1b'1和count<=count+1有区别吗

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3条回答

1楼-- · 2019-07-16 02:27

精彩回答 2 元偷偷看……

2楼-- · 2019-07-16 04:20

这个应该是没有区别的，但个人觉得还是后面那种好

3楼-- · 2019-07-16 09:07

没区别，用到几位就限定几位。