为什么简单的分频器程序调用modelsim仿真不了，同样的方法仿真与门程序就没有问题啊？下面是自己写的源程序和测试程序。
module ff (clk,q);
input clk;
output q;
reg q;
reg [7:0] count;
always @(posedge clk)
  begin
     if(count>=8'd50)
          begin
           q<=~q;
                count<=8'b0;
                end
    else
     count<=count+8'b1;
        end
endmodule       

测试程序：
`timescale 1 ps/ 1 ps
`include "ff.v"
module ff_vlg_tst();
reg clk;
wire out;
parameter delay=100;
ff myff(clk,out);
initial
begin
  clk=0;
end
always #(delay/2) clk=~clk;
endmodule