FPGA

关于verilog语法问题

2019-07-16 01:17发布

站内问答 / FPGA
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99999999999999999999999999.jpg 我看不出来这个语法问题怎么修改，提示是说有语法错误。难道不是用parameter？
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13条回答
songqiaiwen
1楼-- · 2019-07-17 00:08
 精彩回答 2  元偷偷看……
songqiaiwen
2楼-- · 2019-07-17 05:07
我看过ad7656的程序，也是状态机写的，实在没看出来，不好意思，帮不了你
sh151
3楼-- · 2019-07-17 10:28
好像是assign的语法错误，貌似是不能把变量赋值给变量……一般assign之后都是把确定的值或表达式赋值给变量。（参考于——王金明《数字系统设计与Verilog HDL》第四版）
lihanmiaomiao
4楼-- · 2019-07-17 13:15
好资料，谢谢分享！学习中。
peter1989
5楼-- · 2019-07-17 17:51
给出的 错误是什么？ 根据错误提示 回去查代码块
peter1989
6楼-- · 2019-07-17 21:57
 精彩回答 2  元偷偷看……
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