FPGA

modelsim10.1 仿真出错

2019-07-16 01:19发布

站内问答 / FPGA
3616 2 1446
# ** Error: C:/modeltech_10.1a/examples/tutorials/verilog/compare/test_sm.v(136): Module 'sm_seq' is not defined.
# ** Error: C:/modeltech_10.1a/examples/tutorials/verilog/compare/test_sm.v(138): Module 'beh_sram' is not defined.
# Optimization failed
# Error loading design

如何解决？急！！！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
2条回答
shijiang
1楼-- · 2019-07-16 03:17
 精彩回答 2  元偷偷看……
墟烟
2楼-- · 2019-07-16 07:47
shijiang 发表于 2013-9-16 22:15
从字面意思理解：你有一个名为“sm_seq”的寄存器和beh_sram没定义；

是不是缺少路径？

一周热门 更多>