产生一个时钟为什么要写成always #20 CLK_50Mhz = ~CLK_50Mhz;

2019-07-16 01:20发布

为什么不能写成always #20 CLK_50Mhz = CLK_50Mhz
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5条回答
haozix521
1楼-- · 2019-07-16 05:45
~这个东西是取反的意思,你这样想,要是20#之后还是CLK_50Mhz的话,怎么出现反的电平呢?
fantasy1989
2楼-- · 2019-07-16 08:36
楼上正解,不能只有1,没有0啊!
风一样的男子123
3楼-- · 2019-07-16 12:44
就是这个道理~~~
wangque1989
4楼-- · 2019-07-16 13:30
lz找本verilog基础的书看看吧
lu120058188
5楼-- · 2019-07-16 19:09
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