我把生成的fir.v进行了一点儿修改，如下（fenpin是我自己写的一个module，经测试输出的clk1和和clk2都没有问题）：
module fir (
        clk,
        reset_n,
        ast_sink_data,
        ast_source_data,
        ast_sink_ready,
        ast_source_valid,
        ast_source_error,
        clk1,
        clk2);


        input                clk;
        input                reset_n;
        input        [11:0]        ast_sink_data;
        reg                ast_sink_valid=0;
        reg                ast_source_ready=0;
        reg        [1:0]        ast_sink_error=00;
        output        [13:0]        ast_source_data;
        output                ast_sink_ready;
        output                ast_source_valid;
        output        [1:0]        ast_source_error;
        output clk1,clk2;
       
        fenpin #(625,1,1) fp(clk,clk1);
        assign clk2=clk1;
       
        initial
                begin
                #10        ast_sink_valid<=1;
                                ast_source_ready<=1;
                end       

        fir_ast        fir_ast_inst(
                .clk(clk),
                .reset_n(reset_n),
                .ast_sink_data(ast_sink_data),
                .ast_sink_valid(ast_sink_valid),
                .ast_source_ready(ast_source_ready),
                .ast_sink_error(ast_sink_error),
                .ast_source_data(ast_source_data),
                .ast_sink_ready(ast_sink_ready),
                .ast_source_valid(ast_source_valid),
                .ast_source_error(ast_source_error));
endmodule

我把生成的fir.v进行了一点儿修改，如下（fenpin是我自己写的一个module，经测试输出的clk1和和clk2都没有问题）：

1. module fir (
   
2.         clk,
   
3.         reset_n,
   
4.         ast_sink_data,
   
5.         ast_source_data,
   
6.         ast_sink_ready,
   
7.         ast_source_valid,
   
8.         ast_source_error,
   
9.         clk1,
   
10.         clk2);
    
11. 
    
12. 
    
13.         input                clk;
    
14.         input                reset_n;
    
15.         input        [11:0]        ast_sink_data;
    
16.         reg                ast_sink_valid=0;
    
17.         reg                ast_source_ready=0;
    
18.         reg        [1:0]        ast_sink_error=00;
    
19.         output        [13:0]        ast_source_data;
    
20.         output                ast_sink_ready;
    
21.         output                ast_source_valid;
    
22.         output        [1:0]        ast_source_error;
    
23.         output clk1,clk2;
    
24.        
    
25.         fenpin #(625,1,1) fp(clk,clk1);
    
26.         assign clk2=clk1;
    
27.        
    
28.         initial
    
29.                 begin
    
30.                 #10        ast_sink_valid<=1;
    
31.                                 ast_source_ready<=1;
    
32.                 end       
    
33. 
    
34.         fir_ast        fir_ast_inst(
    
35.                 .clk(clk),
    
36.                 .reset_n(reset_n),
    
37.                 .ast_sink_data(ast_sink_data),
    
38.                 .ast_sink_valid(ast_sink_valid),
    
39.                 .ast_source_ready(ast_source_ready),
    
40.                 .ast_sink_error(ast_sink_error),
    
41.                 .ast_source_data(ast_source_data),
    
42.                 .ast_sink_ready(ast_sink_ready),
    
43.                 .ast_source_valid(ast_source_valid),
    
44.                 .ast_source_error(ast_source_error));
    
45. endmodule

复制代码

本帖最后由 camp 于 2013-8-13 08:24 编辑

我有点疑问就是，你用initial放到综合代码中，编译器是否可以综合通过的问题。第29--32行.

camp 发表于 2013-8-13 08:22
我有点疑问就是，你用initial放到综合代码中，编译器是否可以综合通过的问题。第29--32行.
...

可以通过编译的，就算没有initial这一点依然是没有任何输出的

同样的问题不知道怎么解决。。同求