怎样在Verilog写的testbench测试VHDL模块??

2019-07-16 01:26发布

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5条回答

1楼-- · 2019-07-16 02:08

难道没有大神知道么？？？

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2楼-- · 2019-07-16 06:16

verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案

3楼-- · 2019-07-16 10:46

verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案

4楼-- · 2019-07-16 11:28

精彩回答 2 元偷偷看……

5楼-- · 2019-07-16 16:37

xiewenbin520 发表于 2013-8-3 23:41
verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案 ...

这个不能用altera-modersim联合仿真。。。版本只支持单独仿真。。。。。如果要，只能用单独版本。。。还存在版本的限制。