verilog和vhdl是否可以共同组成一个工程

2019-07-16 01:27发布

一个工程,一部分是用verilog编写的,而另一部分是用VHDL编写的,请问这样可以构成一个工程吗?还是只能使用一种语言编写才能建立个工程?
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2条回答
eeyang
1楼-- · 2019-07-16 06:10
可以,但vhdl里面不能混有verilog,verilog里面不能混有vhdl来自: Android客户端
yoonssica
2楼-- · 2019-07-16 07:10
eeyang 发表于 2013-8-4 16:18
可以,但vhdl里面不能混有verilog,verilog里面不能混有vhdl

那如何将两部分衔接起来呢???????

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