使用maxplus2编译时出现了错误!求高手解答!

2019-07-16 01:34发布

本帖最后由 qinzi0319 于 2013-6-1 16:39 编辑

我刚刚安装了maxplus2,然后写了一个简答例子,是写的vhd的文件,但是在在编译的时候却出现了错误!
但是我使用编写gdf文件,编译的时候又不会出错误。我在网上下载了实例,也是这样的!不知道是什么原因!


代码忘记贴了,不好意思!
就是写的一个简单的与门!
module yumen(in1,in2,out1);
innput in1,in2;
output out1;
wire in1,in2,out1;
assign out1=in1&in2;
endmodule
QQ截图20130601154617.jpg
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5条回答
qinzi0319
1楼-- · 2019-07-16 05:49
有没有哪位遇到过这种情况!知道的话就告诉一下小弟呀!
qq729101414
2楼-- · 2019-07-16 10:44
你不贴代码怎么帮你找问题?
qinzi0319
3楼-- · 2019-07-16 14:56
 精彩回答 2  元偷偷看……
xianyangrui
4楼-- · 2019-07-16 17:37
我一般都是用VHDL编成模块程序然后调用的,貌似你的是没有实体,然后程序里面用了关键词作变量吧。就这一点儿代码???
batman2001929
5楼-- · 2019-07-16 17:51
貌似用的是用verilog写的模块用VHDL编译器去编译的。

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