vhdl怎么添加50M内部时钟分频模块

2019-07-16 01:36发布

今天做了下十进制加法计数器，用DE2做的，可是不会添加50M内部时钟分频模块，将分频后的1秒时钟作为计数时钟，在这请教下各位前辈。
代码如下：
times New Roman">LIBRARY IEEEUSE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD :IN STD_LOGIC; DATA : INSTD_LOGIC_VECTOR (3 DOWNTO 0); DOUT :OUTSTD_LOGIC_VECTOR (3 DOWNTO 0); COUT :OUTSTD_LOGIC); END CNT10; ARCHITECTURE behave OF CNT10 IS BEGIN PROCESS (CLK,RST,EN,LOAD) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=’0’ THEN Q : (OTHERS=>’0’); ELSIF CLK’EVENT AND CLK=’1’ THEN IF EN=’1’ THEN IF (LOAD=’0’) THEN Q : DATA; ELSE IF Q<9 THEN Q : Q+1; ELSE Q :=(OTHERS=>’0’); END IF; END IF; END IF; END IF; IF Q=”1001” THEN COUT<=’1’; ELSE COUT<=’0’; END IF; DOUT <=Q; END PROCESS; END behave;

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