FPGA

MODELSIM仿真提示already declared in this scope

2019-07-16 01:39发布

站内问答 / FPGA
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写了个程序里面调用了几个模块，quartus11.0编译时没有报错，但在modelsim仿真时提示一些信号already declared in this scope ，看了下程序，这些信号是子模块的一些输入输出信号，但在主程序中没有重复定义啊，只是对其做了必要的变量申明而已。希望能帮忙看下。
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5条回答
506956656
1楼-- · 2019-07-16 03:35
我也遇到同样的问题，没办法，刚好那几个文件在顶层没有调用，在脚本里把它们屏蔽掉，就没有报错了，我也等待有高手能解决这个问题。。等待中
fcy215
2楼-- · 2019-07-16 07:56
刚刚碰到一个这样的问题，我是在定义这个信号前其它模块接口信号中调用了这个信号，modelsim仿真报错，通过把信号定义挪到调用模块前面问题解决，不知道和楼上的情况是否一样

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lizhezhe1988
3楼-- · 2019-07-16 12:19
谢谢楼上了，我的问题解决了……
而你却走了
4楼-- · 2019-07-16 13:03
 精彩回答 2  元偷偷看……
wasd84260
5楼-- · 2019-07-16 19:03
@fcy215 完美解决问题，可能是modelsim有要求，在块里边出现之前，必须先做声明。

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