FPGA

跪求

2019-07-16 01:39发布

站内问答 / FPGA
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用verilog hdl 语言编写数字钟源程序，译码器，60，24进制，选择器，分频器代码都写好怎么把它们弄到一起,谢谢啊
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1条回答
chiroudetuzi
1楼-- · 2019-07-16 03:24
你可以把这些模块程序转换成图形格式，在图形文件中将它们连在一起

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