FPGA

Modelsim 仿真无反应 求帮助啊！

2019-07-16 01:40发布

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今天在modelsim里进行程序仿真， 但是无论用手动激励还是激励文件，点击RUN以后modelsim就没有反应了，点stop也没有反应，不能停止仿真，而且左下角始终显示运行了0ps，不知道是不是编写的程序有问题？请各位大神帮帮忙看看！万分感谢
代码如下：

  2. module count96( add_clk,d_in,en,adder,lp,red,d_out,sel,i,cl );
  3. input add_clk,sel,en; //地址计数时钟，8分频
  4. output adder,d_out,lp,red,i,cl; //地址输出，lp为锁存移位信号
  5. input[7:0] d_in;


  8. reg[15:0] adder,adder1;
  9. reg lp,red,i,a;
  10. reg[15:0] count1;
  11. reg[7:0] count2,d_out;
  12. reg count3;


  15. wire clk,cl;

  17. parameter dely = 10;
  18. parameter zero = 8'h00;


  21. //
  22. //初始化内部计数数据
  23. //
  24. initial begin
  25. count1 <= 0;
  26. count2 <= 0;
  27. count3 <= 0;
  28. i <= 0;
  29. a <= 0;
  30. red <= 0;
  31. end

  33. //
  34. //输出逻辑组合
  35. //
  36. assign clk = a & add_clk; //使能控制时钟输出
  37. assign cl = clk; //移位脉冲


  40. always if(en) a <= 1; //将出发信号转换成使能信号

  42. else if(count1 == 0)
  43. @(negedge add_clk) #(7*dely) a <= 0;

  45. always if(a) begin d_out <= (sel)? d_in:zero ; //使能控制数据输出.通过sel判断输出数据
  46. adder <= adder1;
  47. end
  48. else begin d_out <= 8'hzz;
  49. adder <= 16'd0;
  50. end

  52. //
  53. //地址信号产生模块
  54. //

  56. always @(posedge add_clk)

  58. if(count1 == 38399) begin //计数MAX`h9600
  59. adder1 = count1;
  60. i = ~i;
  61. count1 = 0;
  62. end
  63. else if( en |(count1 != 0)) begin
  64. adder1 = count1;
  65. count1 = count1 + 16'd1;
  66. end


  69. //
  70. //LP信号计数模块
  71. //每120个时钟产生一个1时钟宽的高电平out信号

  73. always @(posedge add_clk)
  74. if(count2 == 119) begin
  75. count3 = 1;
  76. count2 = 0;

  78. end
  79. else if ( a | (count2 != 0)) begin
  80. count3 = 0;
  81. count2 = count2 + 8'd1;

  83. end
  84. //
  85. //LP信号产生模块
  86. //当out为高时，生成一个80ns脉宽的lp信号

  88. always @(negedge clk )
  89. if( count3 & a ) begin
  90. lp <= 1;
  91. #( 8*dely ) lp <= ~lp ; //使lp产生80ns脉宽的出发信号
  92. end
  93. else lp<=0;

  95. //
  96. //读信号red产生模块
  97. //脉宽130ns

  99. always @(posedge add_clk )if (a) begin
  100. #(3*dely) red <= 0;
  101. #(13*dely) red <= ~red; //脉宽100ns

  103. end
  104. endmodule
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1条回答
cleusewitz
1楼-- · 2019-07-16 04:40
说明一下，add_clk为时钟，en为使能，1有效，必须在en脉宽范围内包含一个时钟上升沿才能触发，sel设为0即可

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