FPGA

求各位大神帮忙啊！逻辑问题

2019-07-16 01:41发布

站内问答 / FPGA
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最近编程遇到了一个需要多进程重复赋值的情况，但进程的并行性决定了多进程不同能对同一个对象进行赋值，这个问题如何解决？
代码如下：
  1. //
  2. //启动清屏
  3. //
  4. always @(negedge clk) begin //en脉冲到来且时钟下降沿时，启动输出初始化
  5. if(en) begin
  6. disoff <= 1; //显示高电平
  7. #( 8*dely ) fr = 1;
  8. #( dely ) lpout = 1;
  9. #( 8*dely ) lpout = 0;
  10. m = ~m;
  11. fr = 0;
  12. es = 1; //使控制信号es为1
  13. end
  14. end
  15. //
  16. //lp输出
  17. //
  18. always begin
  19. if (es) begin
  20. lpout <= lpin;
  21. end
  22. end
  23. //
  24. //启动显示
  25. //
  26. always @(posedge i ) begin
  27. sel <= 1;
  28. #(14*dely) es = 0;
  29. #(10*dely) disoff = 0;
  30. #(16*dely) disoff = 1;
  31. #( 8*dely ) fr = 1;
  32. #( dely ) lpout = 1;
  33. #( 8*dely ) lpout = 0;
  34. m = ~m;
  35. fr = 0;
  36. es = 1;
  37. end
  38. //
  39. //结束显示
  40. //
  41. always @(negedge i ) begin //判断位i下降沿时，使控制信号es清零
  42. #(6*dely) es <= 0;
  43. #(dely) disoff <= 0;
  44. sel = 0;
  45. end
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1条回答
cleusewitz
1楼-- · 2019-07-16 04:10
自己顶下 求大神帮忙解决啊

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