FPGA

fpga的引脚电平问题

2019-07-16 01:44发布

站内问答 / FPGA
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本帖最后由 zht24kobe 于 2013-4-20 14:23 编辑

请教一下各位，FPGA的引脚电平（I/O standard）应该设置为多少呢，当然和芯片连接的时候可以参考芯片的说明，其他时候，比如LED，外接晶振，按键啊，这些时候电平设为多少合适，是不是越低越好，这样功耗少一些？
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1条回答
soapes
1楼-- · 2019-07-16 05:31
默认的是3.3VTTL电平，这要看你驱动什么东东哈！电平的高低并不决定功耗，还要看其驱动电流的大小，电平越低，其抗噪能力越小！

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