FPGA

出血者。求教。modelsim中仿真为什么没有变量。。

2019-07-16 01:48发布

站内问答 / FPGA
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FPGA仿真太麻烦了。做错了完全不知道哪里错了。还要用eda软件。好麻烦。。
我的这个程序照着教程搞的。。就算出不来波。是不是我的modelsim没有破解。？
processes里面怎么没有输入输出量。 processes里面怎么没有输入输出量。
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3条回答
my_electron
1楼-- · 2019-07-16 02:48

应该是你编译出错了吧！！工程没有添加全
476941073
2楼-- · 2019-07-16 03:20
my_electron 发表于 2013-4-1 15:40
应该是你编译出错了吧！！工程没有添加全

我全按照教学做的。
一个VERILOG源代码和一个testbench。
就这个。~！
vlib work // 建库
vmap work work // 映射
vlog div.v tdiv.v // 编译
vsim testdiv // 仿真（模块名称）
add wave/testdiv/ * //
将testdiv下的所有信号变量加入到wave窗口中，注意”*”前 // 必须, 有“ ”，即空格
run 2000 // 或者用run –all等。
view dataflow // 用navigate ? view all nets观察dataflow，不想观察就可以不
// 加这条指令
将上述内容保存后，每次用命令do div.do 就可以自动执行想要的仿真动作。
ened
3楼-- · 2019-07-16 04:42
我也 遇到了这个问题

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